МИНИСТЕРСТВО СВЯЗИ РОССИЙСКОЙ ФЕДЕРАЦИИ
МОСКОВСКИЙ ОРДЕНА ТРУДОВОГО КРАСНОГО ЗНАМЕНИ ТЕХНИЧЕСКИЙ
УНИВЕРСИТЕТ СВЯЗИ И ИНФОРМАТИКИ
Кафедра ВТ и УС
Методические пособие по КП
(Курс "Эксплуатация средств ВТ")
Составитель Летник Л.А.
Москва 1996г.
Методическое пособие состоит из 5 разделов.
1.Математические модели.
2.Расчёт надёжности внешнего устройства.
3.Осуществлениеить распределения задач между ЭВМ, обеспечивающее оптимальную нагрузку ЭВМ, входящих в состав ВЦ.
4.Разработка модели для эмитации производственной деятельности ВЦ при планово-предупредительном обслуживании эксплуатируемого парка ЭВМ. По полученной модели оценивается распределение сдучайной переменной "число машин, находящихся на внеплановом ремонте".
5.Минимизация стоимости эксплуатационных расходов ВЦ средней производительности.
1. Математические модели
Надо взять материал из файла kurspr1 и kurspr2, которые касается моделей. и дополнить его из книги Б.М. Коган и др. " Основы эксплуата- ции ЭВМ", стр. 29-47.
Модели отказов и сбоев ( стр.29) и далее:
Модели потоков восстановления ( стр.33)
Модель профилактических испытаний ( стр.37)
Модели ЗИП ( стр.42)
В КП должен войти конспект из файла kurspr1 и kurspr2, и из книги Коган и др. " Основы эксплуатации ЭВМ" стр. 29-47.
2. Расчёт надёжности внешнего устройства.
Рассмотрим второй вопрос: "Рассчитать надёжность ВУ".
В состав ВУ могут входить следующие устройства.
1.D-триггер с обратной связью и динамическим управлением.
2.Схема синхронного цифрового автомата.
3.Асинхронная последовательная сема.
4.Цифровой автомат на мультиплексоре.
5.Цифровой автомат на мультиплексоре.
6.Цифровой автомат для формирования заданной последовательности.
7.Цифровая схема с дешифратором.
8.Схема для подсчёта суммы по модулю 16.
9.Схема реализующая транспонирование прямоугольной матрицы.
10.Цифровое устройство для обработки информации.
11.Цифровая схема с запоминающим устройством.
12.Блок обработки с микропрограммным управлением.
Все схемы приведены ниже и ещё в файле cxfile1.txt
Номера схем для каждого варианта приводятся в файле temаkpr1.txt
КОМПЛЕКТ СХЕМ ДЛЯ ВНЕШНЕГО УСТРОЙСТВА.
1.D-триггер с обратной связью и динамическим управлением.
2.Схема синхронного цифрового автомата.
3.Последовательностная схема,которая с приходом стартового сигнала А=1 под действием синхроимпульсов СИ принимает последовательно состояния: 000-исходное состояние, 001, 100, 101, 100, 010, 011, 000.
4.Aсинхронная последовательностная схема ,кoтopaя пoд дeйcтвиeм cигнaлoв, пocтупaющиx нa вxoд X(X), пpинимaeт пocлeдoвaтeльнo кoдoвыe cocтoяния ABC: 000, 001, 011, 111, 101, 100, 000.
5.Схема содержит цифровой автомат на мультиплексоре 1 с циклической последовательностью состояний АВ=(00,01,11,10) и комбинационную логику на мультиплексоре 2, выходные сигналы которой зависят от состояний автомата и тактовых сигналов на входе 3
6.Схема, однократно вырабатывающая последоватеьлность сигналов 010011000111000011110000011111 в виде импульсов (выход 24) или потенциалов (выход 22). Сигнал начальной установки поступает на вход 2, синхроимпульсы - на вход 1.
7.Схема, которая на одном их выходов дешифратора вырабатывает непрерывную серию импульсов.Номер выхода и число импульсов в серии зависят от числа "1" на входах 1,2,3,4.
8.Схема, подсчитывающая сумму S= p(i)*c(i)*X по mod 16.
X-сигнал на входе . ,
p(i)-весовой коэффициент i-го синхроимпульса на входе .
Веса p(1-4)=1, p(5-8)=2, p(9- 12)=4, p(13-16)=8
9.Схема, выполняющая транспонирование квадратной матрицы 4*4 однобитовых элементов. Исходная матрица размещена в ячейках 0,1,2,3 RAM-1. Транспонированная матрица размещается в RAM-2.
10.Сxeмa цифpoвoгo уcтpoйcтвa для oбpaбoтки N 3-paзpядныx кoдoв, oтличныx oт 0 и нe paвныx мeжду coбoй, пocлeдoвaтeльнo пocтупaющиx нa А-входы.
Aлгopитмoм oбpaбoтки пpeдуcмoтpeнo: фикcaция A(1) в peгиcтpe; cpaвнeниe A(i) c A(1); зaпиcь инверсного кода A(i+1) в ячeйку ЗУ пo aдpecу A(i+1),если A(i)>A(1); пocлeдoвaтeльный вывoд coдepжимoгo ячeeк ЗУ нa выходы B пocлe пpиeмa A-кoдoв. (i=2,3. N-1)
11.Данные, хранимые в ячейках ЗУ, представляют положительные и отрицательные числа в дополнительном коде с одним знаковым разрядом. Схема уменьшает содержимое ячеек 1,2,. 8, начиная с ячейки 1, на величину разности /S[i]-S[i-1]/, где S[i],S[i-1]- количество "1" соответственно в текущем и предшествующем адресном коде при условии,если его можно представить в 4-разрядной сетке (без переполнения), (i-1),i-последовательные номера ячеек
12.Схема блока обработки данных с микропрограммным управлением.
Так как общая структурная схема, состоящая из несколких отдельных, не приводится, то необходимо подсчитать число МИС,СИС и БИС, входящих в Ваше задание. После этого, используя табл.1. олределить общее число элементов заданной схемы. Будем считать, что к МИС относятся интегральные схемы (ИС) с числом выводов равным 16, к СИС с числом выходов - 24, а все остальные относятся к БИС.
Таблица 1